Lehrstuhl für Mikroelektronik
Die Arbeitsgruppe gehört dem Forschungsschwerpunkt Mikroelektronik an und befaßt sich mit den Fragen des Entwurfs, der Simulation und der Charakterisierung mikroelektronischer Bauelemente und Schaltkreise, wobei der sog. physikalischen Entwurf von primärem Interesse ist. Die Gruppe arbeitet mit dem Zentrum für Mikroelektronik der Universität Kaiserslautern (ZMK) zusammen und stützt sich auf dessen Dienstleistungen und Einrichtungen.
Verfügbar ist eine Meßtechnik zur Charakterisierung von Halbleiterbauelementen und zum Testen von Schaltkreisen direkt auf dem Wafer. Außerdem wird ein kommerzielles Entwurfssystem (Cadence) eingesetzt und gepflegt, das die Entwicklung und Verifikation komplexer Schaltkreise auf allen Entwurfsebenen ermöglicht. Das Entwurfsystem ist kompatibel zu entsprechenden Werkzeugen der Halbleiterindustrie und ermöglicht daher den direkten Datenaustausch mit Halbleiterherstellern.
Da in Kaiserslautern keine Halbleitertechnologie für integrierte Schaltungen besteht, werden die entworfenen Schaltungen und Teststrukturen bei Halbleiterherstellern realisiert, mit denen wir Kooperationen unterhalten. Durch die Industriekontakte erhalten wir Zugang zu dem aktuellen Stand der Technologie mit Strukturen im Submikrometerbereich. Außerdem nutzen wir die Fertigungsmöglichkeiten von Europractice.
Gate-Arrays mit mehreren 100K Gatterzahlen werden heute von namhaften Halbleiterherstellern als Produkte angeboten. Verbunden mit einem weitgehend automatisierten Entwurf können auf der Basis von Bibliothekselementen hochkomplexe Chips der VLSI-Generation kostengünstig hergestellt werden. Dennoch sind die mit vollkundenspezifischen Entwürfen erreichbare Komplexität und Taktraten weitaus größer.
Um diese Nachteile der Gate-Arrays zu verringern, untersuchen wir neue Konzepte, bei denen optimierte Makrozellen in einer Sea-of-Gate-Umgebung eingesetzt werden. Um die Kostenvorteile nicht zu verlieren, soll die Rekonfigurierbarkeit der Makrozellen mit nur wenigen Masken erreicht werden.
In Kooperation mit der Zentralen Forschung der Siemens AG München wurden hierzu mehrere Testchips entwickelt. Funktionsfähige Muster eines von uns entworfenen adaptiven Transversalfilters mit hohen Datenraten wurden gefertigt. Die Kooperation auf diesem Thema wurde abgeschlossen.
Rechnergestützer Schaltungsentwurf erfordert präzise Modelle der verwendeten Bauelemente. Bei fortschreitender Miniaturisierung der Transistoren weisen die notwendigen Näherungen jedoch erhebliche Unzulänglichkeiten auf. Besonders bei den MOS-Modellen spiegelt sich diese Unsicherheit in der auffällig großen Zahl von bestehenden Varianten wieder.
Wir untersuchen bzw. entwickeln neue Modelle des MOS-Transistors für die Netzwerksimulation unter besonderer Berücksichtigung analoger Schaltungen bei sehr kleinen Versorgungsspannungen. Damit sollen Grundschaltungsentwicklungen auf diesem Gebiet besser unterstützt werden. Die Parameterbestimmung spielt dabei eine wichtige Rolle.
Ein leistungsfähiges Modell wurde inzwischen vollständig im Simulator PSPICE implementiert und in kritischen Anwendungen erfolgreich angewendet. Die Untersuchungen wurden zeitweilig in Kooperation mit Siemens durchgeführt.
Künftige Systeme benötigen zunehmend analoge und digitale Schaltungen auf einem Chip. Bipolare Transistoren eignen sich sehr gut für den Analogteil, während MOS-Transistoren Vorteile bei der digitalen Integration ergeben. Beide Bauelemente sind in der BiCMOS-Technologie verfügbar. Die hohen Kosten dieser Technologie sollen durch eine höhere Funktionalität aufgewogen werden. Wir untersuchen digitale BiCMOS-Schaltungen hinsichtlich ihrer Vorteile bei hohen Taktraten bei gleichzeitiger Nutzung der höheren Integrationsgrade der MOS-Technik.
Im Bereich der analogen Grundschaltungen suchen wir nach Lösungen mit sehr geringer Verlustleistung und gleichzeitig guten Verstärkungs- und Bandbreite-Eigenschaften. Neue und verbesserte Schaltungsanordnungen ergeben sich durch Kombination beider Bauelemente. Der Betrieb von Analogschaltungen mit ca. 1 Volt Betriebsspannung macht völlig neue Schaltungsanordnungen notwendig. Wir untersuchen in diesem Zusammenhang auch die Verwendung von Hilfsspannungen, die durch integrierte Ladungspumpen auf dem Chip erzeugt werden.
Prototypen von kritischen Grundschaltungen und ein kompletter Operationsverstärker für 1,5 Volt Betriebsspannung wurden auf Testchips der Zentralen Forschung Siemens München implementiert und erfolgreich hergestellt. Wir waren mit diesem Thema Partner von Siemens im ESPRIT Projekt TIBIA.
Neue technologische Möglichkeiten eröffnet das Stapeln von aktiven Bauelemente-Ebenen mit einer hohen Zahl von Durchkontaktierungen. Diese dreidimensionale Integration hätte enorme Vorteile gegenüber der bislang üblichen flächigen Anordnung einzelner Mikrochips in sog. Multichip-Modulen. Noch sind die technologischen Probleme nicht beherrscht. Es stellt sich für uns aber bereits die Frage nach der Bewältigung des Entwurfs.
Wir untersuchen unter den Randbedingungen der kubischen Integration die Fragen der Partitionierung und Testbarkeit der Systeme. Ein Versuchssystem, das als Demonstratorchip geeignet ist, wurde bis zur Logik- und Fehlersimulation fertiggestellt. Die inzwischen abgeschlossen Untersuchungen wurden von der Zentralen Forschung und Entwicklung der Siemens AG unterstützt.
Die Fortschritte in der Mikromechanik erlauben die monolithische Integration von Sensorelementen mit der Auswerteelektronik. Dadurch wird die Möglichkeit zu einer sehr störungsunempfindlichen digitalen Vorverarbeitung der Sensorsignale geschaffen, die sich in höherer Genauigkeit und besseren Linearität usw. nutzen läßt. Wir haben uns besonders auf kapazitive Sensorelemente konzentriert, die häufig als Beschleunigungssensoren eingesetzt werden. Die von uns entworfenen und zusammen mit Siemens realisierten Chips arbeiten mit nutzbaren Auflösungen von 16 Bit. Die Schaltungen wurden hinsichtlich kleiner Leistungsaufnahme, Rauschen und Jitter untersucht und dank neuer Konzepte entscheidend verbessert. Die Arbeiten auf diesem Gebiet werden durch Kooperationen mit FhG IFT, München, gestützt.
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