Concluded research projects
Development and construction of a parallel
buffer mermory (FIFO) as a network of asynchronous sequential circuits
Entwurf und Aufbau eines parallelen Pufferspeichers (FIFO) als Verbund asynchroner Schaltwerke
A multi-level buffer memory, set between a data source working with variable speed and its recipient should get data through at maximum speed. Due to that, the buffer should be controlled by an adequate digital circuit. The best solution is provided by a network of asynchronous sequential circuits which is not limited to a clock sequnece. Each mermory - level obtains its own sequential
Ein vielstufiger Pufferspeicher zwischen einer mit wechselnder Geschwindigkeit arbeitenden Datenquelle und ihrem Abnehmer soll die Daten möglichst rasch durchschleusen. Der Schnelligkeit halber muß er mit einer zugeschnittenen digitalen Schaltung am besten einem Verbund asynchroner, nicht durch ein starres Taktraster behinderter Schaltwerke gesteuert werden. Jede Speicherstufe erhält ihr eigenes sequentielles Steuerwerk. Es veranlaßt nur auf Anforderung die Übernahme von Daten in die eigene Stufe, meldet den Vollzug an den anfordernden Nachbarn und fordert die nächste Stufe zur Übernahme auf. Die stark nebenläufigen Vorgänge zwischen Quelle, Puffer und Senke wurden zunächst mit einem Signalflankengraphen (einem besonderen Petrinetz) modelliert. Das Netz wurde in überlappende Teilnetze zerlegt, deren jedes die Kommunikation einer Speicherstufe mit ihren Nachbarn beschreibt. Zu jedem Teilnetz wurde ein Lösungsansatz für das Steuerwerk algorithmisch konstruiert und rechnergestützt zum endgültigen "logischen" Schaltplan weiterentwickelt. Ein Prototyp des Puffers mit Steuerung aus programmierbaren mikroelektronischen Bausteinen (GALs) arbeitet zufriedenstellend. Mit Unterstützung des ZMK wurde ein anwenderspezifischer integrierter Schaltkreis (ASIC) entwickelt. Erst dieser konnte die erwarteten Vorteile hohe Geschwindigkeit und geringe Verlustleistung aufweisen. Die Methoden für den Gebrauch der Petrinetze und ihre Umsetzung in Schaltwerke wurden am Lehrstuhl entwickelt.
Entwurf eines ungetakteten VME-Bus-Controllers nach dem Vorbild des SCB 68172 von Valvo
Das BUSCON-Projekt wurde zwischen 1991 und1994 durchgeführt, um die am Lehrstuhl entwickelten Verfahren für den Entwurf asynchroner Schaltwerke an einem relativ komplexen Beispiel zu erproben. Die entworfene Schaltung sollte pinkompatibel mit einem marktüblichen Baustein sein, um die Vorteile der asynchronen Betriebsart demonstrieren zu können. Es wurde ein VME-Bus-Controller ausgewählt, da die auf dem VME-Bus ablaufenden Prozesse essentiell asynchroner Natur sind und die beim Entwurf asynchroner Schaltwerke besonders interessierenden Kausaleigenschaften wie Nebenläufigkeit und Alternative aufweisen.
Zur Beschreibung der Schnittstellenprozesse des 68172 diente zunächst eine Reihe von Signalflankengraphen, die anhand der Zeitdiagramme des Herstellers konstruiert worden waren. In einem zweiten Schritt komponierte man diese Signalflankengraphen zu einem Gesamtnetz, das allerdings unübersichtlich und für die vorhandenen Entwurfswerkzeuge zu komplex war. Daher wurde dieses Netz in einem dritten Schritt wieder zerlegt, wobei die der Dekomposition zugrundeliegende Strategie eine möglichst kleine Zahl von Eingangsvariablen pro Teilnetz und die Verkleinerung der abgeleiteten Elementarautomaten war. In einer abschließenden Arbeit kam es schließlich zur Ableitung der Elementarautomaten, die per Zustandsreduktion verkleinert und den Erfordernissen der Nicht-Fundamentalmode Betriebsweise entsprechend modifiziert und codiert wurden. Der VME-Bus-Controller wurde als Steuerkreis (Operationswerk und vier im Verbund arbeitende asynchrone Steuerwerke) auf einem CPLD pLSI1016 von Lattice realisiert. Nachdem der Entwurf den Testergebnissen entsprechend korrigiert worden war, zeigte sich im Vergleich mit dem SCB68172 (16 MHz Version), daß der asynchrone Controller Geschwindigkeitsvorteile aufwies, die sich vor allem bei Busvergabezyklen deutlich auswirkten. Auch im tagelangen Dauerbetrieb traten keine Fehler auf, was die Richtigkeit der theoretischen Überlegungen zum Entwurf für den Nicht-Fundamentalmode unterstrich. Die Erfahrungen aus dem BUSCON-Projekt lassen darauf schließen, daß der größte Unsicherheitsfaktor beim Entwurf asynchroner Schaltwerke der Mensch ist, der die Modellierung der Schnittstellenprozesse mittels Signalflankengraphen vornimmt. Alle weiteren Entwurfsschritte scheinen, ähnlich wie beim Entwurf getakteter Schaltwerke, weitgehend automatisierbar zu sein.
Methodische Kombination von Human Integrated Simulation und Petri-Netz-Simulation zur Gestaltung soziotechnischer Systeme an einem Beispiel aus der Transportlogistik
(gefördert von der DFG unter Nr. II D 6 - Be 1036/2-1, He 1245/10-1)
In Containerbahnhöfen des Kombinierten Verkehrs werden Container mit mehreren Kränen von LKWs auf Güterzüge und von Zügen auf LKWs umgeladen. Zur Untersuchung und Planung der Betriebsführung auf solchen "soziotechnischen" Systemen wurde ein von der DFG gefördertes Gemeinschaftsprojekt mit der RWTH Aachen (KDI, Prof. Dr. Henning) abgewickelt. Untersucht werden sollte das Zusammenwirken der Interaktiven Echtzeitsimulation, die menschliche Arbeits-und Verhaltensweisen berücksichtigt, mit der schnellen rechnergestützten Petrinetz-Simulation, die eher die technischen Aspekte erfaßt. Letztere gestattet es, sehr rasch die Wirkung von Änderungen von Anlagenparametern (z.B. der Zahl der Kräne) oder von Anlagenvarianten (z.B. einer Wartezone im Inneren, die Staus vor der Einfahrt vermeiden soll) zu ermitteln. Ebenso lassen sich verschiedene Kranungs- und Ladespurstrategien schnell vergleichen. Da eine algorithmisch formulierbare Strategie i.a. starr und situationsblind ist, kann wiederum erst die Echtzeitsimulation darüber Auskunft geben, ob sie befolgbar ist oder sich wenigstens als Richtlinie für das Handeln des Personals eignet. Von der Modellierung der Vorgänge mittels höherer Petrinetze konnten aussagekräftige Ergebnisse z.B. zur Durchsatzoptimierung und zur Gleichbehandlung der LKWs abgeleitet werden.